Nederlands
Menu

Hardwarebeschrijvingstalen en verificatie

Welke uitspraak over het verschil tussen de gelijkheidsoperatoren '==' en '===' in Verilog is juist?

  1. ABij == wordt het resultaat X als X of Z voorkomt, maar === vergelijkt X en Z strikt als een waarde en het resultaat is altijd 0 of 1
  2. B== en === werken volledig hetzelfde
  3. C=== is een operator die drie waarden tegelijk vergelijkt
Antwoord en toelichting tonen

Antwoord: A. Bij == wordt het resultaat X als X of Z voorkomt, maar === vergelijkt X en Z strikt als een waarde en het resultaat is altijd 0 of 1

== is een operator die werkt als een comparator in een schakeling: als in een van de waarden bits X of Z voorkomen, is ook het resultaat X (onbepaald). === heet case-gelijkheid en vergelijkt letterlijk X met X en Z met Z, en kan in een testbench worden gebruikt om te controleren of de uitgang niet X is geworden. Een echte schakeling kan X en Z niet onderscheiden, dus === is niet te synthetiseren en een operator voor testbenches.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Hardwarebeschrijvingstalen en verificatie

  1. Welke uitspraak over het belangrijkste verschil tussen een beschrijving in een HDL zoals Verilog en een softwareprogramma in bijvoorbeeld C is juist?
  2. Welke uitspraak over het doel van het gebruik van een module in Verilog is juist?
  3. Welke uitspraak over het verschil tussen het wire-type en het reg-type in Verilog is juist?
  4. Welke uitspraak over de schakeling die door het bovenstaande Verilog-assign-statement wordt voorgesteld, is juist?
  5. Welke uitspraak over de schakeling die door logische synthese uit de bovenstaande Verilog-beschrijving ontstaat, is juist?

Vergelijkingen bij dit onderwerp