Nederlands
Menu

Hardwarebeschrijvingstalen en verificatie

Welke uitspraak over beperkte willekeurige verificatie (constrained-random) in SystemVerilog is juist?

  1. AIngangswaarden worden willekeurig gemaakt binnen het bereik en de combinatievoorwaarden (beperkingen) die de specificatie toestaat, zodat breed wordt getest, ook geval die een mens niet bedenkt
  2. BIngangswaarden worden volledig willekeurig gemaakt en er worden ook veel waarden gegeven die niet in de specificatie staan
  3. CAlle ingangswaarden worden met de hand door een mens geschreven
Antwoord en toelichting tonen

Antwoord: A. Ingangswaarden worden willekeurig gemaakt binnen het bereik en de combinatievoorwaarden (beperkingen) die de specificatie toestaat, zodat breed wordt getest, ook geval die een mens niet bedenkt

Met alleen door mensen bedachte tests (gerichte tests) worden gemakkelijk defecten in combinaties gemist die de ontwerper niet had voorzien. Bij constrained-random-verificatie worden beperkingen geschreven zoals 'het adres is een veelvoud van 4' of 'de lengte is 1 tot 256', en worden daarbinnen willekeurig ingangen gemaakt, zodat met alleen zinvolle ingangen veel gevallen worden uitgeprobeerd. Welke gevallen zijn getest wordt met coverage gemeten, en wat ontbreekt wordt aangevuld door beperkingen te wijzigen of met gerichte tests.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Hardwarebeschrijvingstalen en verificatie

  1. Welke uitspraak over regressietests bij het ontwerpen van schakelingen is juist?
  2. Welk voordeel van het logic-type van SystemVerilog is juist?
  3. Welk voordeel van het gebruik van always_ff en always_comb van SystemVerilog in plaats van always van Verilog is juist?
  4. Welk voordeel van het schrijven van een module met parameter zoals hierboven is juist?
  5. Welke uitspraak over de werking van de bovenstaande generate-statement is juist?

Vergelijkingen bij dit onderwerp