Was ist SystemVerilog?

Eine Erweiterung von Verilog mit zusätzlichen Entwurfsmerkmalen wie dem Typ logic und always_ff/always_comb sowie Verifikationsmerkmalen wie Klassen, eingeschränkten Zufallsstimuli und Assertions.

Japanische Bezeichnung: SystemVerilog

Fachgebiet: HDL und Verifikation