Welk voordeel van het logic-type van SystemVerilog is juist?

Antwoord: A. Zonder aandacht voor het onderscheid tussen wire en reg kan met zowel assign als always worden toegekend (bij een signaal met één bron)

In Verilog moest een signaal als reg worden geschreven als het in always wordt toegekend en als wire als het met assign wordt aangedreven, en bij elke wijziging van het gebruik moest de declaratie worden aangepast, wat moeite en fouten opleverde. Het logic-type van SystemVerilog kan op beide manieren worden toegekend, dus in veel gevallen volstaat alleen dit. Voor signalen met meerdere bronnen (zoals een tri-state-bus) wordt echter wire gebruikt. logic is een type met vier waarden, inclusief X en Z.