Techniek die uit een beschrijving van een algoritme in onder meer C of C++ automatisch RTL genereert. Wordt gebruikt bij de ontwikkeling van FPGA's en versnellers.
Japanse benaming: 高位合成(HLS)
“High-level synthesis (HLS)” komt voor in 1 oefenvragen uit 1 onderwerpen, bijv. LSI-ontwerpflow en EDA.
Vakgebied: LSI-ontwerpflow en EDA
Antwoord: A. High-level synthesis (HLS)
High-level synthesis is een technologie die uit een gedragsbeschrijving in C/C++ automatisch de toewijzing van rekeneenheden en registers en de klokcyclus waarin elke bewerking wordt uitgevoerd (scheduling) bepaalt en RTL genereert. Omdat uit dezelfde beschrijving meerdere opbouwen met verschillende pipelining en parallelle graad kunnen worden uitgeprobeerd, kan het abstractieniveau van het ontwerp worden verhoogd en de ontwikkeltijd worden verkort. Het wordt gebruikt voor onder meer signaalverwerking en schakelingsontwerp voor AI. Logische synthese is het proces dat uit RTL gates genereert.
High-level synthesis is een technologie die uit een gedragsbeschrijving in C/C++ automatisch de toewijzing van rekeneenheden en registers en de klokcyclus waarin elke bewerking wordt uitgevoerd (scheduling) bepaalt en RTL genereert.
Hoe heet de technologie die automatisch RTL genereert uit e…RTL (register transfer level) Pipelining Logische synthese Clock gating DRC (design rule check) FPGA LVS Netlist PDK (process design kit) Plaatsing en routering (place and route)