Nederlands
Menu

SRAM en flashgeheugen

Wat is de juiste reden dat bij multi-level-NAND-flash (MLC of TLC) de bitpatronen die aan naburige toestanden van de drempelspanning worden toegewezen zo worden gekozen dat ze slechts in 1 bit verschillen?

  1. AOm wissen overbodig te maken
  2. BZodat ook bij foutief lezen als de naburige toestand er maar één bit fout is
  3. COm de schrijfsnelheid te verdubbelen
Antwoord en toelichting tonen

Antwoord: B. Zodat ook bij foutief lezen als de naburige toestand er maar één bit fout is

Bij multi-levelcellen verbreden de verdelingen van de drempelspanning zich door degradatie en interferentie en overlappen met naburige toestanden, waardoor verkeerd lezen optreedt. Omdat verkeerd lezen vrijwel altijd tussen naburige toestanden plaatsvindt, is bij toewijzing met een Gray-code, waarbij de bitreeksen van naburige toestanden in slechts 1 bit verschillen, de fout bij verkeerd lezen slechts 1 bit en wordt de belasting voor ECC geminimaliseerd. Bij de 8 toestanden van TLC wordt bijvoorbeeld de volgorde 111→110→100→101→001→000→010→011 gebruikt.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over SRAM en flashgeheugen

  1. Hoe heet de structuur in 3D-NAND waarvan de uiteinden trapsgewijs zijn bewerkt om de wordlijnen van elke gestapelde laag te kunnen verbinden?
  2. Wat is het belangrijkste voordeel van de structuur in 3D-NAND waarbij perifere schakelingen zoals sense-versterkers onder de geheugencelarray worden geplaatst (zoals CMOS under Array)?
  3. Wat is de juiste opbouw van een gebruikelijke SRAM-cel met zes transistors?
  4. Welke uitspraak over de kenmerken van NAND-flashgeheugen ten opzichte van NOR is juist?
  5. Hoe heet de methode waarbij in flashgeheugen 3 bits aan informatie in één geheugencel worden opgeslagen?

Vergelijkingen bij dit onderwerp