周期 2.5 ns(400 MHz)のクロックで、出力端子に set_output_delay 0.8 ns が設定されている。出力端子を駆動するフリップフロップのクロック→出力遅延が 0.2 ns のとき、フリップフロップから出力端子までの組み合わせ回路と配線に許される最大遅延はいくらか(クロックの遅延は無視する)。

正解：A. 1.5 ns

出力遅延 0.8 ns はチップの外で使われる時間なので、チップ内部で使えるのは 2.5 − 0.8 = 1.7 ns です。そこからフリップフロップのクロック→出力遅延 0.2 ns を引いた 1.5 ns が、組み合わせ回路と配線に許される遅延になります。2.3 ns は出力遅延を考えずに計算した値、1.7 ns はクロック→出力遅延を引き忘れた値です。出力端子の直前にフリップフロップを置いて出力をレジスタから直接出すと、内部の遅延が小さく安定し、制約を満たしやすくなります。