Nederlands
Menu

Timinganalyse en CDC

Met een klok met een periode van 2,0 ns is er een pad van een flip-flop die op de stijgende flank op tijdstip 0 data uitgeeft naar een latch die op tijdstip 1,0 ns opengaat (transparant wordt) en op tijdstip 2,0 ns sluit. Hoeveel tijd is in deze latch geleend (time borrowing) als de data op tijdstip 1,4 ns bij de latch aankomt?

  1. A0,6 ns
  2. B0,4 ns
  3. C1,4 ns
Antwoord en toelichting tonen

Antwoord: B. 0,4 ns

Een latch laat zolang hij open is de ingang ongewijzigd door, dus ook als de data later aankomt dan de openingsflank, wordt die correct ontvangen zolang ze aankomt voordat de latch sluit. De 1,4 − 1,0 = 0,4 ns die voorbij de openingsflank (1,0 ns) is gebruikt, is de geleende tijd (time borrow), en de tijd die de volgende trap kan gebruiken neemt met dat bedrag af. 0,6 ns is de resterende tijd tot het sluiten, 1,4 ns is de aankomsttijd zelf. Er kan maximaal worden geleend tot het tijdstip van de sluitende flank min de setuptijd van de latch.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

  1. Wat controleert de clock-gating-check van STA juist in een schakeling die de klok stopt met een AND-poort met 2 ingangen voor de klok en een enable-signaal?
  2. Met een klok met een periode van 2,0 ns is op een ingangspin set_input_delay 0,6 ns ingesteld. Wat is de maximaal toegestane vertraging van het pad binnen de chip van de ingangspin tot de flip-flop als de setuptijd van de interne flip-flop 0,1 ns is en klokvertraging en skew worden genegeerd?
  3. Wat stelt de waarde die bij set_output_delay wordt opgegeven juist voor?
  4. Met een klok met een periode van 2,5 ns (400 MHz) is op een uitgangspin set_output_delay 0,8 ns ingesteld. Wat is de maximaal toegestane vertraging van de combinatorische logica en bedrading van de flip-flop tot de uitgangspin als de clock-to-output-vertraging van de flip-flop die de uitgangspin aanstuurt 0,2 ns is (klokvertraging wordt genegeerd)?
  5. Met een klok met een periode van 1,0 ns is er een pad met flip-flops A→B→C. A→B heeft inclusief clock-to-output-vertraging en setuptijd 1,2 ns nodig, B→C heeft genoeg aan 0,8 ns. Wat moet er met de klok van B gebeuren om met opzettelijke skew aan beide setupeisen te voldoen (de klokken van A en C komen tegelijk aan)?