Met een klok met een periode van 2,5 ns (400 MHz) is op een uitgangspin set_output_delay 0,8 ns ingesteld. Wat is de maximaal toegestane vertraging van de combinatorische logica en bedrading van de flip-flop tot de uitgangspin als de clock-to-output-vertraging van de flip-flop die de uitgangspin aanstuurt 0,2 ns is (klokvertraging wordt genegeerd)?

Antwoord: A. 1,5 ns

De uitgangsvertraging van 0,8 ns wordt buiten de chip verbruikt, dus binnen de chip is 2,5 − 0,8 = 1,7 ns beschikbaar. Trek daar de clock-to-output-vertraging van de flip-flop van 0,2 ns van af, dan blijft 1,5 ns over als toegestane vertraging voor combinatorische logica en bedrading. 2,3 ns is berekend zonder rekening te houden met de uitgangsvertraging, 1,7 ns de waarde waarbij vergeten is de clock-to-output-vertraging af te trekken. Door vlak vóór de uitgangspin een flip-flop te plaatsen en de uitgang direct vanuit een register te sturen, wordt de interne vertraging klein en stabiel en is de constraint makkelijker te halen.