Nederlands
Menu

Timinganalyse en CDC

Wat stelt de waarde die bij set_output_delay wordt opgegeven juist voor?

  1. ADe bovengrens van de vertraging van een interne flip-flop van de chip tot de uitgangspin
  2. BDe tijd die buiten de chip nodig is vanaf het moment dat de data de uitgangspin verlaat tot ze door de ontvangende component wordt overgenomen
  3. CDe grootte van de stroom die de uitgangspin kan leveren
Antwoord en toelichting tonen

Antwoord: B. De tijd die buiten de chip nodig is vanaf het moment dat de data de uitgangspin verlaat tot ze door de ontvangende component wordt overgenomen

set_output_delay specificeert de tijd die buiten de chip wordt verbruikt, met de klokflank als referentie. Zijn bijvoorbeeld de bedradingsvertraging op de printplaat 0,3 ns en de setuptijd van de ontvangende component 0,7 ns, dan wordt de uitgangsvertraging 1,0 ns, en STA controleert het pad van de interne flip-flop naar de uitgangspin met de tijd die overblijft als deze waarde van de periode wordt afgetrokken. De bovengrens van de interne vertraging volgt als resultaat uit deze constraint en is geen waarde die direct wordt opgegeven. De stuurstroom is een ander onderwerp dan timingconstraints.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

  1. Met een klok met een periode van 2,5 ns (400 MHz) is op een uitgangspin set_output_delay 0,8 ns ingesteld. Wat is de maximaal toegestane vertraging van de combinatorische logica en bedrading van de flip-flop tot de uitgangspin als de clock-to-output-vertraging van de flip-flop die de uitgangspin aanstuurt 0,2 ns is (klokvertraging wordt genegeerd)?
  2. Met een klok met een periode van 1,0 ns is er een pad met flip-flops A→B→C. A→B heeft inclusief clock-to-output-vertraging en setuptijd 1,2 ns nodig, B→C heeft genoeg aan 0,8 ns. Wat moet er met de klok van B gebeuren om met opzettelijke skew aan beide setupeisen te voldoen (de klokken van A en C komen tegelijk aan)?
  3. Hoe wordt in SDC juist omgegaan met een klok die met een deler door 2 wordt gedeeld en voor een andere schakeling wordt gebruikt?
  4. Welke controle onderzoekt bij STA of bij een flip-flop met asynchrone reset het opheffen van de reset niet te dicht bij de klokflank ligt?
  5. Voor welk pad tussen twee klokdomeinen is een synchronisator nodig?