Nederlands
Menu

Timinganalyse en CDC

Als het setup-multicycle path op N (N ≥ 2) wordt ingesteld, wordt voor hold gewoonlijk een multicycle path van N − 1 ingesteld. Wat is de juiste reden daarvoor?

  1. AOmdat ook de controleflank voor hold samen met setup naar achteren verschuift en te streng wordt, en zo naar de oorspronkelijke positie wordt teruggezet
  2. BOm de controleflank voor hold nog verder naar achteren te schuiven en de holdmarge te vergroten
  3. COm de holdcontrole van dat pad uit de analyse te halen
Antwoord en toelichting tonen

Antwoord: A. Omdat ook de controleflank voor hold samen met setup naar achteren verschuift en te streng wordt, en zo naar de oorspronkelijke positie wordt teruggezet

Standaard controleert STA hold op de flank één vóór de capture-flank voor setup. Wordt setup op 2 cycli gezet, dan verschuift ook de controleflank voor hold van tijdstip 0 naar één periode later; bij een periode van 2,0 ns ontstaat dan een overtreding tenzij de data minstens 2,0 ns later aankomt. Door een hold-multicycle path van N − 1 = 1 op te geven, keert de controleflank terug naar tijdstip 0 en gelden dezelfde voorwaarden als voor een gewoon pad. De holdcontrole wordt dus niet verwijderd.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

  1. Voor welk pad is het instellen van een false path (set_false_path) passend?
  2. Met een klok met een periode van 2,0 ns en een duty cycle van 50% is er een pad dat op de stijgende flank verzendt en op de dalende flank overneemt. Wat is bij een setuptijd van 0,1 ns en een skew van 0 de maximaal toegestane som van de clock-to-output-vertraging en de vertraging van de combinatorische logica?
  3. Met een klok met een periode van 2,0 ns is er een pad van een flip-flop die op de stijgende flank op tijdstip 0 data uitgeeft naar een latch die op tijdstip 1,0 ns opengaat (transparant wordt) en op tijdstip 2,0 ns sluit. Hoeveel tijd is in deze latch geleend (time borrowing) als de data op tijdstip 1,4 ns bij de latch aankomt?
  4. Wat controleert de clock-gating-check van STA juist in een schakeling die de klok stopt met een AND-poort met 2 ingangen voor de klok en een enable-signaal?
  5. Met een klok met een periode van 2,0 ns is op een ingangspin set_input_delay 0,6 ns ingesteld. Wat is de maximaal toegestane vertraging van het pad binnen de chip van de ingangspin tot de flip-flop als de setuptijd van de interne flip-flop 0,1 ns is en klokvertraging en skew worden genegeerd?