주기 2.0 ns인 클럭에서 입력 단자에 set_input_delay 0.6 ns가 설정되어 있습니다. 내부 플립플롭의 셋업 타임이 0.1 ns이고 클럭의 지연과 스큐를 무시하면, 입력 단자에서 플립플롭까지의 칩 내부 경로에 허용되는 최대 지연은 얼마입니까?

정답: A. 1.3 ns

set_input_delay는 외부 송신 측 디바이스의 클럭→출력 지연이나 기판의 배선 지연 등, 클럭 에지부터 데이터가 입력 단자에 도착하기까지 칩 외부에서 쓰이는 시간을 지정합니다. 칩 내부에서 쓸 수 있는 것은 나머지 시간으로, 2.0 − 0.6 − 0.1 = 1.3 ns입니다. 1.9 ns는 입력 지연을 고려하지 않은 값, 1.4 ns는 셋업 타임을 빼는 것을 잊은 값입니다. 입력 지연을 올바르게 지정하지 않으면 입력 단자로부터의 경로가 올바르게 분석되지 않습니다.