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멀티사이클 패스(Multicycle Path)란?

데이터 전달에 여러 클록 사이클을 사용해도 되는 경로를 STA에 알리는 타이밍 예외. 셋업을 N사이클로 했을 때는 홀드도 보통 N − 1을 지정하여 확인하는 에지를 원래 위치로 되돌린다.

일본어 명칭: マルチサイクルパス

멀티사이클 패스(Multicycle Path)은(는) 타이밍 분석과 CDC 등 1개 분야의 연습 문제 3개에 나와요.

분야: 타이밍 분석과 CDC

도전해 보기: 멀티사이클 패스(Multicycle Path) 관련 문제

주기 2.0 ns인 클럭으로 동작하는 회로에서 데이터의 도착 시각(클럭→출력 지연과 조합 회로 지연의 합)이 3.3 ns, 셋업 타임이 0.1 ns인 경로가 있습니다. 이 경로는 2사이클에 한 번만 캡처하면 되므로 셋업 멀티사이클 패스를 2로 설정했습니다. 셋업 슬랙은 얼마입니까?

  1. A−1.4 ns
  2. B+2.6 ns
  3. C+0.6 ns
정답과 해설 보기

정답: C. +0.6 ns

멀티사이클 패스를 2로 하면 캡처 에지가 1주기 후가 아니라 2주기 후가 됩니다. 요구 시각은 2 × 2.0 − 0.1 = 3.9 ns, 도착 시각은 3.3 ns이므로 슬랙은 +0.6 ns입니다. −1.4 ns는 일반적인 1사이클 그대로 계산한 값, +2.6 ns는 3사이클분의 시간을 준 값입니다. 멀티사이클 패스는 인에이블 신호 등으로 실제로 2사이클마다만 캡처하는 회로임을 설계자가 확인한 후에 설정해야 합니다.

셋업 멀티사이클 패스를 N(N ≥ 2)으로 설정했을 때, 홀드에 대해서도 보통 멀티사이클 패스를 N − 1로 설정합니다. 그 이유로 올바른 것은?

  1. A홀드의 확인 에지도 셋업과 함께 뒤로 밀려 지나치게 엄격해지므로 원래 위치로 되돌리기 위해
  2. B홀드의 확인 에지를 더 뒤로 밀어 홀드의 여유를 늘리기 위해
  3. C그 경로의 홀드 체크를 분석에서 제외하기 위해
정답과 해설 보기

정답: A. 홀드의 확인 에지도 셋업과 함께 뒤로 밀려 지나치게 엄격해지므로 원래 위치로 되돌리기 위해

STA의 기본 설정에서는 홀드를 셋업 캡처 에지의 하나 앞 에지에서 확인합니다. 셋업을 2사이클로 하면 홀드의 확인 에지도 시각 0에서 1주기 후로 옮겨 가므로, 주기가 2.0 ns라면 데이터가 2.0 ns 이상 늦게 도착하지 않으면 위반이 되어 버립니다. 홀드 멀티사이클 패스를 N − 1 = 1로 지정하면 확인 에지가 시각 0으로 돌아와 일반 경로와 같은 조건이 됩니다. 홀드 체크를 제외하는 것은 아닙니다.

해설 속 멀티사이클 패스(Multicycle Path)

멀티사이클 패스(Multicycle Path)이(가) 나오는 문제 (3)

  1. 주기 2.0 ns인 클럭으로 동작하는 회로에서 데이터의 도착 시각(클럭→출력 지연과 조합 회로 지연의 합)이 3.3 ns, 셋업 타임이 0.1 ns인 경로가 있습니다. 이 경로는 2사이클에 한 번만 캡처하면 되므로 셋업 멀티사이클 패스를 2로 설정했습니다. 셋업 슬랙은 얼마입니까?
  2. 셋업 멀티사이클 패스를 N(N ≥ 2)으로 설정했을 때, 홀드에 대해서도 보통 멀티사이클 패스를 N − 1로 설정합니다. 그 이유로 올바른 것은?
  3. 폴스 패스(set_false_path)를 설정하는 것이 적절한 경로는?

관련 용어

STA(정적 타이밍 분석) 조합 회로 슬랙(Slack) 폴스 패스(False Path) 동기화 회로(Synchronizer) 리커버리 체크(Recovery Check) 비동기 FIFO 크리티컬 패스(Critical Path) 클록 도메인(Clock Domain) 클록 불확실성(Clock Uncertainty)

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