첨단 트랜지스터(FinFET과 GAA)
High-k/메탈 게이트 트랜지스터에서 실리콘과 High-k 막(하프늄계 산화막 등) 사이에 아주 얇은 SiO2 등의 층을 두는 경우가 많은 이유는?
- A실리콘과의 계면 품질을 유지하고 이동도 저하 등을 억제하기 위해
- B게이트 용량을 크게 하기 위해
- C금속 게이트의 저항을 낮추기 위해
정답과 해설 보기
정답: A. 실리콘과의 계면 품질을 유지하고 이동도 저하 등을 억제하기 위해
High-k 막을 실리콘에 직접 입히면 계면 결함이나 High-k 막 속의 전하·격자 진동(리모트 포논)의 영향으로 채널의 이동도가 떨어지기 쉽습니다. 그래서 두께 0.5~1 nm 정도의 SiO2 등 계면층(IL)을 끼워 양호한 계면을 유지합니다. 다만 계면층은 비유전율이 낮아 EOT의 대부분을 차지하므로, EOT를 낮추려면 계면층을 최대한 얇게 하는 것이 열쇠입니다.
- A. 맞습니다. 계면 품질을 유지하기 위한 층입니다.
- B. 계면층은 비유전율이 낮아 게이트 용량은 오히려 내려가는 방향입니다.
- C. 게이트 전극의 저항과는 관계가 없습니다.