Qu'est-ce que Instruction generate ?

Construction Verilog qui déploie la description d'un circuit par répétition ou condition. Utilisée par exemple pour disposer régulièrement des instances d'un même module.

Nom japonais: generate文

« Instruction generate » apparaît dans 1 questions d'entraînement réparties sur 1 thèmes, dont HDL et vérification.

Domaine: HDL et vérification

« Instruction generate » dans les explications

La boucle for d'une instruction generate déroule son contenu pour chaque valeur de genvar et produit des descriptions de circuit répétées.
Quel est le rôle de l'instruction generate ci-dessus ?

Questions mentionnant « Instruction generate » (1)

Quel est le rôle de l'instruction generate ci-dessus ?

Termes associés

Affectation bloquante Affectation non bloquante Banc de test (testbench) Boucle combinatoire Codage one-hot Langage de description matérielle Latch involontaire Lint Liste de sensibilité Logique à quatre valeurs

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