什麼是generate 敘述（Generate statement）
在 Verilog 中，依迴圈或條件展開電路描述的語法。用於規律地排列相同 module 的實例等情況。
日文名稱: generate文
這個名詞所屬的領域: 硬體描述語言與驗證
相關名詞
四值邏輯（Four-state logic） 同步重設（Synchronous reset） 回歸測試（Regression testing） 米利型（Mealy machine） 受限隨機驗證（Constrained random verification） 阻塞賦值（Blocking assignment） 非同步重設（Asynchronous reset） 非阻塞賦值（Nonblocking assignment） 非預期閂鎖（Unintended latch） 重設同步器（Reset synchronizer）