Nederlands
Menu

Wat is Generate-statement?

Constructie in Verilog die de beschrijving van een schakeling met herhaling of voorwaarden uitvouwt. Wordt gebruikt om bijvoorbeeld instanties van dezelfde module regelmatig naast elkaar te plaatsen.

Japanse benaming: generate文

“Generate-statement” komt voor in 1 oefenvragen uit 1 onderwerpen, bijv. Hardwarebeschrijvingstalen en verificatie.

Vakgebied: Hardwarebeschrijvingstalen en verificatie

“Generate-statement” in de toelichting

Vragen met “Generate-statement” (1)

  1. Welke uitspraak over de werking van de bovenstaande generate-statement is juist?

Verwante termen

Asynchrone reset Blocking assignment Combinatorische lus (combinational loop) Constrained-random-verificatie Gate-level-simulatie Hardwarebeschrijvingstaal (HDL) Lint Mealy-machine Non-blocking assignment Onbedoelde latch (unintended latch)

Naar de woordenlijst