HDL과 검증

논리 합성이나 배치 배선 후의 회로(게이트 레벨 넷리스트)에서 지연 정보를 넣어 시뮬레이션하는 주된 목적은?

  1. ARTL 시뮬레이션보다 빠르게 대량의 테스트를 실행한다
  2. BRTL 시뮬레이션에서는 보이지 않는 초기화나 리셋의 불량, 합성 결과의 차이, 지연과 관련된 문제를 확인한다
  3. C회로의 면적을 줄인다
정답과 해설 보기

정답: B. RTL 시뮬레이션에서는 보이지 않는 초기화나 리셋의 불량, 합성 결과의 차이, 지연과 관련된 문제를 확인한다

RTL 시뮬레이션은 빠르지만, X 낙관주의로 불정 값의 문제가 가려지거나 합성에서 기술과 다른 회로가 되었을 때는 알아차릴 수 없습니다. 게이트 레벨 시뮬레이션에서는 실제로 만들어진 게이트와 플립플롭으로 동작을 확인하며, SDF 형식으로 각 게이트와 배선의 지연을 주면 지연과 관련된 문제도 볼 수 있습니다. 다만 매우 느리므로 한정된 테스트로만 수행하는 것이 일반적입니다.

  • A. 게이트 레벨 시뮬레이션은 훨씬 느려집니다.
  • B. 올바릅니다. 지연 정보는 SDF 등의 형식으로 줍니다.
  • C. 면적을 바꾸는 것이 아닙니다.
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HDL과 검증의 다른 문제

  1. 위 기술처럼 플립플롭을 거치지 않고 조합 회로의 출력이 자신의 입력으로 되돌아오는 형태를 무엇이라 하며, 왜 피해야 하는가?
  2. 위 기술을 FPGA용으로 논리 합성하면 일반적으로 어떻게 처리되는가?
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