Hardwarebeschreibungssprachen und Verifikation

Was ist der Hauptzweck, eine Schaltung nach Logiksynthese oder Place-and-Route (Gatterebenen-Netzliste) mit Verzögerungsinformationen zu simulieren?

  1. AEine große Zahl von Tests schneller als in der RTL-Simulation auszuführen
  2. BInitialisierungs- und Reset-Fehler, Unterschiede des Syntheseergebnisses und verzögerungsbedingte Probleme zu prüfen, die in der RTL-Simulation nicht sichtbar sind
  3. CDie Fläche der Schaltung zu verkleinern
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Antwort: B. Initialisierungs- und Reset-Fehler, Unterschiede des Syntheseergebnisses und verzögerungsbedingte Probleme zu prüfen, die in der RTL-Simulation nicht sichtbar sind

RTL-Simulation ist schnell, doch Probleme mit unbestimmten Werten werden durch X-Optimismus verdeckt, und es fällt nicht auf, wenn die Synthese eine andere als die beschriebene Schaltung erzeugt. Bei der Gatterebenen-Simulation wird das Verhalten mit den tatsächlich erzeugten Gattern und Flipflops geprüft, und werden Verzögerungen jedes Gatters und jeder Leitung im SDF-Format zugeführt, werden auch verzögerungsbedingte Probleme sichtbar. Sie ist jedoch sehr langsam und wird daher üblicherweise nur mit begrenzten Tests durchgeführt.

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