Timing-Analyse und CDC

Welche Kombination gibt richtig an, unter welchen Corner-Bedingungen Setup und Hold in der STA jeweils hauptsächlich geprüft werden?

  1. ASetup in der schnellen Corner (schnelle Transistoren, hohe Versorgungsspannung), Hold in der langsamen Corner (langsame Transistoren, niedrige Versorgungsspannung)
  2. BSetup in der langsamen Corner (langsame Transistoren, niedrige Versorgungsspannung), Hold in der schnellen Corner (schnelle Transistoren, hohe Versorgungsspannung)
  3. CWerden beide nur in der typischen Corner (typ) geprüft, ist auch die Streuung in der Serienfertigung abgedeckt
Antwort und Erläuterung anzeigen

Antwort: B. Setup in der langsamen Corner (langsame Transistoren, niedrige Versorgungsspannung), Hold in der schnellen Corner (schnelle Transistoren, hohe Versorgungsspannung)

Setup-Verletzungen treten auf, wenn die Daten zu langsam sind; der ungünstigste Fall ist daher die langsame Corner mit der größten Verzögerung. Hold-Verletzungen treten auf, wenn die Daten zu schnell sind; der ungünstigste Fall ist die schnelle Corner mit der kleinsten Verzögerung. In der Praxis ändert sich gleichzeitig auch die Verzögerung des Taktpfads, daher werden beide Prüfungen in mehreren Corners durchgeführt. In modernen Prozessen kann eine Temperaturinversion auftreten, bei der niedrige Temperatur langsamer ist; auch bei der Wahl der Temperatur ist daher Vorsicht geboten. Mit typ allein lässt sich die Streuung in der Serienfertigung nicht abdecken.

Dieses Thema üben Zur Themenseite

Weitere Fragen zu Timing-Analyse und CDC

  1. Als OCV-Derating werden bei der Setup-Analyse die Verzögerungen des sendenden Taktpfads und des Datenpfads mit 1,1 und die des empfangenden Taktpfads mit 0,9 multipliziert. Wie groß ist der Setup-Slack bei einem sendenden Taktpfad von 1,0 ns, einem Datenpfad (einschließlich Clock-to-Q) von 1,5 ns, einem empfangenden Taktpfad von 1,0 ns (ohne gemeinsamen Abschnitt), einer Periode von 3,0 ns und einer Setup-Zeit von 0,1 ns?
  2. Welche Erklärung der CRPR (Entfernung des Pessimismus des gemeinsamen Pfads), die in einer STA mit OCV-Derating durchgeführt wird, wenn sendender und empfangender Taktpfad bis zu einem Punkt gemeinsam verlaufen, ist richtig?
  3. In einer Schaltung mit einem Takt der Periode 2,0 ns gibt es einen Pfad mit einer Datenankunftszeit (Summe aus Clock-to-Q-Verzögerung und Verzögerung der kombinatorischen Logik) von 3,3 ns und einer Setup-Zeit von 0,1 ns. Da dieser Pfad nur alle 2 Zyklen einmal übernommen werden muss, wurde für Setup ein Multicycle-Pfad von 2 gesetzt. Wie groß ist der Setup-Slack?
  4. Wird für Setup ein Multicycle-Pfad von N (N ≥ 2) gesetzt, wird üblicherweise auch für Hold ein Multicycle-Pfad von N − 1 gesetzt. Was ist der richtige Grund dafür?
  5. Für welchen Pfad ist das Setzen eines False Path (set_false_path) angemessen?