타이밍 분석과 CDC

STA에서 셋업과 홀드를 각각 주로 어떤 코너 조건에서 확인하는지의 조합으로 올바른 것은?

  1. A셋업은 빠른 코너(빠른 트랜지스터·높은 전원 전압), 홀드는 느린 코너(느린 트랜지스터·낮은 전원 전압)
  2. B셋업은 느린 코너(느린 트랜지스터·낮은 전원 전압), 홀드는 빠른 코너(빠른 트랜지스터·높은 전원 전압)
  3. C둘 다 표준(typ) 코너만으로 확인하면 양산품의 편차도 커버할 수 있다
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정답: B. 셋업은 느린 코너(느린 트랜지스터·낮은 전원 전압), 홀드는 빠른 코너(빠른 트랜지스터·높은 전원 전압)

셋업 위반은 데이터가 너무 느릴 때 일어나므로 지연이 가장 커지는 느린 코너가 최악이 됩니다. 홀드 위반은 데이터가 너무 빠를 때 일어나므로 지연이 가장 작아지는 빠른 코너가 최악입니다. 실제로는 클럭 경로의 지연도 동시에 변하기 때문에 두 체크를 모두 여러 코너에서 수행합니다. 첨단 공정에서는 저온 쪽이 더 느려지는 온도 역전이 일어나기도 하므로 온도 선택에도 주의가 필요합니다. typ만으로는 양산품의 편차를 커버할 수 없습니다.

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타이밍 분석과 CDC의 다른 문제

  1. OCV 디레이팅으로서, 셋업 분석에서 송신 측 클럭 경로와 데이터 경로의 지연을 1.1배, 수신 측 클럭 경로의 지연을 0.9배로 합니다. 송신 측 클럭 경로 1.0 ns, 데이터 경로(클럭→출력 포함) 1.5 ns, 수신 측 클럭 경로 1.0 ns(공통 부분은 없음), 주기 3.0 ns, 셋업 타임 0.1 ns일 때 셋업 슬랙은 얼마입니까?
  2. OCV 디레이팅을 사용한 STA에서 송신 측과 수신 측의 클럭 경로가 도중까지 공통인 경우에 수행하는 CRPR(공통 경로 비관성 제거)에 대한 설명으로 올바른 것은?
  3. 주기 2.0 ns인 클럭으로 동작하는 회로에서 데이터의 도착 시각(클럭→출력 지연과 조합 회로 지연의 합)이 3.3 ns, 셋업 타임이 0.1 ns인 경로가 있습니다. 이 경로는 2사이클에 한 번만 캡처하면 되므로 셋업 멀티사이클 패스를 2로 설정했습니다. 셋업 슬랙은 얼마입니까?
  4. 셋업 멀티사이클 패스를 N(N ≥ 2)으로 설정했을 때, 홀드에 대해서도 보통 멀티사이클 패스를 N − 1로 설정합니다. 그 이유로 올바른 것은?
  5. 폴스 패스(set_false_path)를 설정하는 것이 적절한 경로는?