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Timing-Analyse und CDC

Was stellt der bei set_output_delay angegebene Wert dar?

  1. ADie Obergrenze der Verzögerung vom chipinternen Flipflop bis zum Ausgangspin
  2. BDie Zeit, die außerhalb des Chips benötigt wird, bis die Daten nach Verlassen des Ausgangspins vom empfangenden Baustein übernommen werden
  3. CDie Stromstärke, die der Ausgangspin treiben kann
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Antwort: B. Die Zeit, die außerhalb des Chips benötigt wird, bis die Daten nach Verlassen des Ausgangspins vom empfangenden Baustein übernommen werden

set_output_delay gibt die außerhalb des Chips verbrauchte Zeit bezogen auf die Taktflanke an. Beträgt beispielsweise die Leiterbahnverzögerung auf der Platine 0,3 ns und die Setup-Zeit des empfangenden Bausteins 0,7 ns, wird die Ausgangsverzögerung auf 1,0 ns gesetzt, und die STA prüft den Pfad vom internen Flipflop zum Ausgangspin mit der Restzeit, die nach Abzug dieses Werts von der Periode bleibt. Die Obergrenze der internen Verzögerung ergibt sich als Folge aus diesem Constraint und wird nicht direkt angegeben. Der Treiberstrom ist ein von den Timing-Constraints unabhängiger Punkt.

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Weitere Fragen zu Timing-Analyse und CDC

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