Techniek waarbij de verwerking van instructies wordt opgedeeld in stappen zoals ophalen, decoderen en uitvoeren, zodat meerdere instructies licht verschoven tegelijk worden verwerkt.
Japanse benaming: パイプライン処理
“Pipelining” komt voor in 5 oefenvragen uit 3 onderwerpen, bijv. CPU en architectuur, Compilers, LSI-ontwerpflow en EDA.
Vakgebied: CPU en architectuur
Een pipeline splitst de verwerking van instructies op in trappen die door registers van elkaar worden gescheiden, zoals een lopende band. De klassieke RISC-pipeline met vijf trappen bestaat uit instruction fetch, decoderen en registers lezen, uitvoeren, geheugentoegang en write-back. Terwijl één instructie wordt uitgevoerd, wordt de volgende gedecodeerd en een derde opgehaald, dus idealiter wordt elke klokcyclus één instructie voltooid en nadert de doorvoer vijf keer die van een ontwerp zonder pipeline. De latentie van een afzonderlijke instructie neemt niet af en wordt zelfs iets groter, omdat elke instructie nu alle pipelineregisters doorloopt.
De klokperiode moet de traagste trap plus de registeroverhead dekken: clock-to-Q-vertraging, setuptijd en clock skew. Als de logica niet gelijkmatig kan worden verdeeld, bepaalt de langste trap de frequentie en staan de andere een deel van elke cyclus stil. Diepere pipelines maken elke trap korter, maar de vaste registeroverhead wordt een groter deel van de periode, en de penalty voor foutief voorspelde sprongen groeit, omdat meer gedeeltelijk verwerkte instructies moeten worden weggegooid. Voorbij een bepaald punt verlaagt het toevoegen van trappen de prestaties en verhoogt het het vermogen; daarom is de pipelinediepte een afgewogen ontwerpkeuze.
Drie soorten hazards verstoren de ideale stroom. Structurele hazards ontstaan wanneer twee instructies in dezelfde cyclus dezelfde resource nodig hebben. Data hazards ontstaan wanneer een instructie een resultaat nodig heeft dat nog niet is weggeschreven; forwarding, of bypassing, leidt resultaten rechtstreeks uit latere trappen terug, hoewel een load die direct wordt gevolgd door het gebruik ervan in de klassieke pipeline doorgaans nog steeds een stallcyclus kost. Control hazards komen van sprongen, waarvan de uitkomst pas enkele trappen na de fetch bekend is; sprongvoorspelling gokt het pad en spoelt de verkeerde instructies weg bij een misser.
RISC-instructiesets, met uniforme instructielengten en load/store-architecturen, zijn ontworpen om netjes te pipelinen; x86-processors bereiken vergelijkbaar gedrag door complexe instructies op te splitsen in eenvoudige micro-operaties. Hetzelfde idee geldt voor elk synchroon datapad: door registers in te voegen om een lang kritiek pad op te splitsen, stijgt de maximale klokfrequentie ten koste van latentie, en tools voor high-level synthesis bieden dit aan als pipeliningoptie. Software pipelining is de tegenhanger in de compiler: daarbij overlappen verschillende lusiteraties, zodat loads, berekeningen en stores parallel verlopen, met proloog- en epiloogcode rond de lus.
Antwoord: A. De instructieverwerking in meerdere trappen verdelen en trappen van verschillende instructies laten overlappen, zodat de doorvoer toeneemt
Een pipeline laat de trappen instructie ophalen, decoderen, uitvoeren, geheugentoegang en terugschrijven als in een lopende band overlappen, zodat per klokcyclus één instructie klaar komt en de doorvoer toeneemt. Bij 5 trappen is dat ideaal circa 5 keer zo snel. De verwerkingstijd (latentie) van één instructie wordt juist iets langer. Gegevensafhankelijkheden, sprongen en conflicten om middelen kunnen de stroom verstoren (hazards); hiertegen worden forwarding en sprongvoorspelling ingezet.
Antwoord: C. Een techniek om bewerkingen van verschillende iteraties te laten overlappen en zo wachttijden op te vullen
Bij software pipelining wordt het werk van één iteratie van de lus in fasen verdeeld, zoals "lezen, rekenen, schrijven", en worden de instructies zo geordend dat in één iteratie bijvoorbeeld het schrijven van iteratie i, de berekening van iteratie i+1 en het lezen van iteratie i+2 worden uitgevoerd. Tijdens de wachttijd van een leesactie kan de berekening van andere iteraties doorgaan, zodat rekeneenheden niet stil hoeven te staan. Voor en na de lus is code voor voorbereiding en opruiming nodig. Het is geen techniek om de stadia van de CPU te wijzigen of met threads te parallelliseren.
Nee. Pipelining verhoogt de doorvoer door instructies te laten overlappen, maar elke instructie doorloopt nog steeds elke trap en duurt door de registeroverhead meestal iets langer.
Structurele hazards door conflicten over resources, data hazards door afhankelijkheden van resultaten die nog niet beschikbaar zijn, en control hazards door sprongen. Typische oplossingen zijn gedupliceerde resources, forwarding en sprongvoorspelling.
De registeroverhead blijft gelijk terwijl de logica per trap kleiner wordt, dus de winst neemt af, en foutieve sprongvoorspellingen verspillen in een diepere pipeline meer werk. Ook het vermogen en de ontwerpcomplexiteit nemen toe.
Bij software pipelining wordt het werk van één iteratie van de lus in fasen verdeeld, zoals "lezen, rekenen, schrijven", en worden de instructies zo geordend dat in één iteratie bijvoorbeeld het schrijven van iteratie i, de berekening van iteratie i+1 en het lezen van iteratie i+2 worden uitgevoerd.
Welke uitspraak over software pipelining is juist?Doordat de verwerkingstijd per instructie gelijk is, is het geschikt voor pipelining; ARM en RISC-V zijn bekende voorbeelden.
Welke uitspraak over RISC (reduced instruction set computer…Pipelining laat deze trappen overlappen en parallel verlopen, zodat per klokcyclus één of meer instructies klaar komen.
Welke volgorde is de juiste basisvolgorde waarin een CPU ee…Omdat uit dezelfde beschrijving meerdere opbouwen met verschillende pipelining en parallelle graad kunnen worden uitgeprobeerd, kan het abstractieniveau van het ontwerp worden verhoogd en de ontwikkeltijd worden verkort.
Hoe heet de technologie die automatisch RTL genereert uit e…Doorvoer (throughput) Sprongvoorspelling (branch prediction) Numerieke apertuur (NA) RTL (register transfer level) High-level synthesis (HLS) Logische synthese Cachecoherentie Cachegeheugen DMA (direct memory access) DVFS (dynamic voltage and frequency scaling)