Nederlands
Menu

Timinganalyse en CDC

In een schakeling die op een klok met een periode van 2,0 ns werkt, is er een pad met een aankomsttijd van de data (som van clock-to-output-vertraging en vertraging van de combinatorische logica) van 3,3 ns en een setuptijd van 0,1 ns. Omdat dit pad maar eens per 2 cycli hoeft over te nemen, is een setup-multicycle path van 2 ingesteld. Hoe groot is de setup-slack?

  1. A−1,4 ns
  2. B+2,6 ns
  3. C+0,6 ns
Antwoord en toelichting tonen

Antwoord: C. +0,6 ns

Met een multicycle path van 2 komt de capture-flank niet één, maar twee periodes later. De vereiste tijd is 2 × 2,0 − 0,1 = 3,9 ns en de aankomsttijd 3,3 ns, dus de slack is +0,6 ns. −1,4 ns is de waarde berekend met de gewone ene cyclus, +2,6 ns de waarde waarbij de tijd van 3 cycli is gegeven. Een multicycle path mag pas worden ingesteld nadat de ontwerper heeft gecontroleerd dat de schakeling, bijvoorbeeld via een enable-signaal, werkelijk maar eens per 2 cycli overneemt.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

  1. Als het setup-multicycle path op N (N ≥ 2) wordt ingesteld, wordt voor hold gewoonlijk een multicycle path van N − 1 ingesteld. Wat is de juiste reden daarvoor?
  2. Voor welk pad is het instellen van een false path (set_false_path) passend?
  3. Met een klok met een periode van 2,0 ns en een duty cycle van 50% is er een pad dat op de stijgende flank verzendt en op de dalende flank overneemt. Wat is bij een setuptijd van 0,1 ns en een skew van 0 de maximaal toegestane som van de clock-to-output-vertraging en de vertraging van de combinatorische logica?
  4. Met een klok met een periode van 2,0 ns is er een pad van een flip-flop die op de stijgende flank op tijdstip 0 data uitgeeft naar een latch die op tijdstip 1,0 ns opengaat (transparant wordt) en op tijdstip 2,0 ns sluit. Hoeveel tijd is in deze latch geleend (time borrowing) als de data op tijdstip 1,4 ns bij de latch aankomt?
  5. Wat controleert de clock-gating-check van STA juist in een schakeling die de klok stopt met een AND-poort met 2 ingangen voor de klok en een enable-signaal?