LSI-Entwurfsablauf und EDA

Welche standardisierte Methodik dient bei Verifikation mit SystemVerilog dazu, leicht wiederverwendbare Testumgebungen (Testbenches) aufzubauen?

  1. AOPC
  2. BCMP
  3. CUVM (Universal Verification Methodology)
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Antwort: C. UVM (Universal Verification Methodology)

UVM ist eine standardisierte Methodik mit Klassenbibliothek, um Testbenches in SystemVerilog aus Komponenten aufzubauen, etwa einem Driver, der Eingaben anlegt, einem Monitor, der Ausgaben beobachtet, und einem Scoreboard, das mit Erwartungswerten vergleicht. Die Komponenten lassen sich auch für die Verifikation anderer Entwürfe wiederverwenden, und die Erzeugung eingeschränkt zufälliger Eingaben und das Sammeln von Coverage sind leicht einzubinden. Sie ist als IEEE 1800.2 standardisiert. OPC und CMP sind Fertigungstechniken.

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