OCV(온칩 변동)란?

같은 칩 안에서도 위치에 따라 트랜지스터나 배선의 지연이 달라지는 것. STA에서는 송신 측과 수신 측 경로에 별도의 계수(예: 1.1배와 0.9배)를 곱해 가장 불리한 조합을 상정하여 분석한다.

일본어 명칭: OCV(オンチップばらつき)

OCV(온칩 변동)은(는) 타이밍 분석과 CDC, IC 설계 흐름과 EDA 등 2개 분야의 연습 문제 3개에 나와요.

분야: 타이밍 분석과 CDC

도전해 보기: OCV(온칩 변동) 관련 문제

OCV 디레이팅으로서, 셋업 분석에서 송신 측 클럭 경로와 데이터 경로의 지연을 1.1배, 수신 측 클럭 경로의 지연을 0.9배로 합니다. 송신 측 클럭 경로 1.0 ns, 데이터 경로(클럭→출력 포함) 1.5 ns, 수신 측 클럭 경로 1.0 ns(공통 부분은 없음), 주기 3.0 ns, 셋업 타임 0.1 ns일 때 셋업 슬랙은 얼마입니까?

  1. A1.05 ns
  2. B1.40 ns
  3. C1.25 ns
정답과 해설 보기

정답: A. 1.05 ns

OCV 디레이팅은 같은 칩 안에서도 위치에 따라 지연이 달라지는 것을 예상하여, 셋업에는 가장 불리한 조합(송신 측은 느리고 수신 측 클럭은 빠름)을 가정하는 방법입니다. 도착 시각은 1.1 × (1.0 + 1.5) = 2.75 ns, 요구 시각은 3.0 + 0.9 × 1.0 − 0.1 = 3.8 ns이므로 슬랙은 1.05 ns입니다. 1.40 ns는 디레이팅을 하지 않은 값, 1.25 ns는 데이터 경로에만 계수를 곱한 값입니다. 홀드 분석에서는 계수를 곱하는 방식이 반대가 됩니다.

OCV 디레이팅을 사용한 STA에서 송신 측과 수신 측의 클럭 경로가 도중까지 공통인 경우에 수행하는 CRPR(공통 경로 비관성 제거)에 대한 설명으로 올바른 것은?

  1. A공통 부분의 지연을 0으로 간주하여 클럭의 도착 시각을 다시 계산한다
  2. B공통 부분에 느린 값과 빠른 값을 따로 적용한 데서 생기는, 있을 수 없는 여분의 비관을 제거한다
  3. C공통 부분에는 더 큰 디레이팅 계수를 곱해 안전 측으로 한다
정답과 해설 보기

정답: B. 공통 부분에 느린 값과 빠른 값을 따로 적용한 데서 생기는, 있을 수 없는 여분의 비관을 제거한다

OCV에서는 송신 측 클럭 경로를 느리게, 수신 측을 빠르게 추정하지만, 루트에서 분기점까지의 공통 부분은 물리적으로 같은 버퍼와 배선이므로 한 번의 에지 안에서 느리기도 하고 빠르기도 한 일은 없습니다. 공통 부분의 지연이 1.0 ns이고 계수가 1.1과 0.9라면 1.1 ns와 0.9 ns의 차이인 0.2 ns가 여분의 비관이 됩니다. CRPR은 이 차이를 슬랙에 되돌려 결과를 현실에 가깝게 합니다. 공통 부분의 지연을 0으로 하는 것이 아니며, 계수를 크게 하는 것은 반대의 조작입니다.

해설 속 OCV(온칩 변동)

OCV(온칩 변동)이(가) 나오는 문제 (3)

  1. OCV 디레이팅으로서, 셋업 분석에서 송신 측 클럭 경로와 데이터 경로의 지연을 1.1배, 수신 측 클럭 경로의 지연을 0.9배로 합니다. 송신 측 클럭 경로 1.0 ns, 데이터 경로(클럭→출력 포함) 1.5 ns, 수신 측 클럭 경로 1.0 ns(공통 부분은 없음), 주기 3.0 ns, 셋업 타임 0.1 ns일 때 셋업 슬랙은 얼마입니까?
  2. OCV 디레이팅을 사용한 STA에서 송신 측과 수신 측의 클럭 경로가 도중까지 공통인 경우에 수행하는 CRPR(공통 경로 비관성 제거)에 대한 설명으로 올바른 것은?
  3. 정적 타이밍 분석에서 같은 칩 안에서도 위치에 따라 트랜지스터와 배선의 지연이 달라지는 것을 고려하기 위해 지연에 계수를 곱해 여유를 두는 기법을 무엇이라고 하는가?

관련 용어

디레이팅(Derating) 슬랙(Slack) STA(정적 타이밍 분석) CRPR(공통 경로 비관성 제거) 문턱 전압 동기화 회로(Synchronizer) 리커버리 체크(Recovery Check) 멀티사이클 패스(Multicycle Path) 비동기 FIFO 크리티컬 패스(Critical Path)

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