OCV 디레이팅으로서, 셋업 분석에서 송신 측 클럭 경로와 데이터 경로의 지연을 1.1배, 수신 측 클럭 경로의 지연을 0.9배로 합니다. 송신 측 클럭 경로 1.0 ns, 데이터 경로(클럭→출력 포함) 1.5 ns, 수신 측 클럭 경로 1.0 ns(공통 부분은 없음), 주기 3.0 ns, 셋업 타임 0.1 ns일 때 셋업 슬랙은 얼마입니까?

정답: A. 1.05 ns

OCV 디레이팅은 같은 칩 안에서도 위치에 따라 지연이 달라지는 것을 예상하여, 셋업에는 가장 불리한 조합(송신 측은 느리고 수신 측 클럭은 빠름)을 가정하는 방법입니다. 도착 시각은 1.1 × (1.0 + 1.5) = 2.75 ns, 요구 시각은 3.0 + 0.9 × 1.0 − 0.1 = 3.8 ns이므로 슬랙은 1.05 ns입니다. 1.40 ns는 디레이팅을 하지 않은 값, 1.25 ns는 데이터 경로에만 계수를 곱한 값입니다. 홀드 분석에서는 계수를 곱하는 방식이 반대가 됩니다.