송신 측의 클럭→출력 지연이 최소 0.08 ns, 조합 회로의 최소 지연이 0.02 ns, 수신 측의 홀드 타임이 0.05 ns입니다. 수신 측 클럭이 송신 측보다 0.1 ns 늦게 도착할 때 홀드 슬랙은 얼마입니까?

정답: C. −0.05 ns(위반)

홀드 슬랙은 '도착 시각 − 요구 시각'으로, 데이터가 너무 일찍 도착하지 않는지를 봅니다. 데이터의 최소 도착 시각은 0.08 + 0.02 = 0.10 ns, 요구 시각은 수신 측 클럭의 도착 0.1 ns에 홀드 타임 0.05 ns를 더한 0.15 ns이므로 슬랙은 0.10 − 0.15 = −0.05 ns로 위반입니다. +0.05 ns는 스큐를 무시한 값, +0.15 ns는 스큐를 유리한 방향으로 더해 버린 값입니다. 시프트 레지스터처럼 사이의 논리가 적은 경로에서 일어나기 쉬운 위반입니다.