한국어
메뉴

타이밍 분석과 CDC

클럭 불확실성을 설정할 때 셋업용에는 주기 지터를 포함하지만 홀드용에는 포함하지 않는 경우가 많습니다. 그 이유로 올바른 것은?

  1. A홀드 체크는 클럭의 하강 에지에서만 수행하기 때문에
  2. B지터는 주파수가 높을 때만 발생하며, 홀드 분석에서는 주파수를 낮추기 때문에
  3. C홀드는 같은 클럭 에지끼리 비교하므로 에지 시각의 흔들림이 송신 측과 수신 측에 똑같이 작용하여 서로 상쇄되기 때문에
정답과 해설 보기

정답: C. 홀드는 같은 클럭 에지끼리 비교하므로 에지 시각의 흔들림이 송신 측과 수신 측에 똑같이 작용하여 서로 상쇄되기 때문에

주기 지터는 어떤 에지와 다음 에지 사이의 간격이 흔들리는 것입니다. 셋업은 송신한 에지와 다음 에지 사이의 간격으로 판정하므로, 주기 1.0 ns에 ±30 ps의 지터가 있으면 사용할 수 있는 시간이 최악의 경우 0.97 ns로 줄어듭니다. 홀드는 같은 에지에서 송신과 캡처를 비교하기 때문에 그 에지가 빠르든 늦든 양쪽이 함께 움직여 지터의 영향은 거의 상쇄됩니다. 다만 클럭 트리가 만들어지기 전의 스큐 예상분은 홀드용 불확실성에도 넣습니다.

이 분야 연습하기 분야로 돌아가기

타이밍 분석과 CDC의 다른 문제

  1. STA에서 셋업과 홀드를 각각 주로 어떤 코너 조건에서 확인하는지의 조합으로 올바른 것은?
  2. OCV 디레이팅으로서, 셋업 분석에서 송신 측 클럭 경로와 데이터 경로의 지연을 1.1배, 수신 측 클럭 경로의 지연을 0.9배로 합니다. 송신 측 클럭 경로 1.0 ns, 데이터 경로(클럭→출력 포함) 1.5 ns, 수신 측 클럭 경로 1.0 ns(공통 부분은 없음), 주기 3.0 ns, 셋업 타임 0.1 ns일 때 셋업 슬랙은 얼마입니까?
  3. OCV 디레이팅을 사용한 STA에서 송신 측과 수신 측의 클럭 경로가 도중까지 공통인 경우에 수행하는 CRPR(공통 경로 비관성 제거)에 대한 설명으로 올바른 것은?
  4. 주기 2.0 ns인 클럭으로 동작하는 회로에서 데이터의 도착 시각(클럭→출력 지연과 조합 회로 지연의 합)이 3.3 ns, 셋업 타임이 0.1 ns인 경로가 있습니다. 이 경로는 2사이클에 한 번만 캡처하면 되므로 셋업 멀티사이클 패스를 2로 설정했습니다. 셋업 슬랙은 얼마입니까?
  5. 셋업 멀티사이클 패스를 N(N ≥ 2)으로 설정했을 때, 홀드에 대해서도 보통 멀티사이클 패스를 N − 1로 설정합니다. 그 이유로 올바른 것은?