HDL과 검증
SystemVerilog의 logic형의 장점으로 올바른 것은?
- Awire와 reg의 구분을 신경 쓰지 않고 assign에서도 always에서도 대입할 수 있다(구동원이 하나인 신호의 경우)
- B반드시 플립플롭이 되는 것이 보장된다
- CX나 Z 값을 가질 수 없게 되어 시뮬레이션이 빨라진다
정답과 해설 보기
정답: A. wire와 reg의 구분을 신경 쓰지 않고 assign에서도 always에서도 대입할 수 있다(구동원이 하나인 신호의 경우)
Verilog에서는 신호를 always로 대입한다면 reg, assign으로 구동한다면 wire로 구분해 써야 하여, 사용 방법을 바꿀 때마다 선언을 고치는 수고와 오류가 생겼습니다. SystemVerilog의 logic형은 어느 방법으로도 대입할 수 있으므로 대부분의 경우 이것 하나로 쓸 수 있습니다. 다만 구동원이 여러 개인 신호(트라이스테이트 버스 등)에는 wire를 사용합니다. logic은 X와 Z를 포함하는 4값 형입니다.
- A. 올바릅니다. 선언 오류가 줄어듭니다.
- B. 플립플롭이 되는지는 기술 방식으로 정해집니다.
- C. logic은 4값을 가질 수 있습니다. 2값 형은 bit입니다.