Hardwarebeschreibungssprachen und Verifikation

Welchen Vorteil hat der Typ logic in SystemVerilog?

  1. AMan kann ihm sowohl mit assign als auch in always zuweisen, ohne auf die Unterscheidung zwischen wire und reg zu achten (bei Signalen mit nur einer Treiberquelle)
  2. BEs ist garantiert, dass er stets zu einem Flipflop wird
  3. CEr kann weder X noch Z annehmen, daher wird die Simulation schneller
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Antwort: A. Man kann ihm sowohl mit assign als auch in always zuweisen, ohne auf die Unterscheidung zwischen wire und reg zu achten (bei Signalen mit nur einer Treiberquelle)

In Verilog muss ein Signal als reg deklariert werden, wenn es in always zugewiesen wird, und als wire, wenn es per assign getrieben wird; bei jeder Änderung der Verwendung musste die Deklaration angepasst werden, was Aufwand und Fehler verursachte. Der Typ logic in SystemVerilog erlaubt beide Zuweisungsarten, sodass er in vielen Fällen allein genügt. Für Signale mit mehreren Treiberquellen (etwa Tri-State-Busse) wird jedoch wire verwendet. logic ist ein vierwertiger Typ einschließlich X und Z.

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