IC 설계 흐름과 EDA

정적 타이밍 분석에서 신호가 클록 에지 직후에 너무 빨리 변화하여 플립플롭이 이전 데이터를 올바르게 유지하지 못하게 되는 타이밍 위반은?

  1. A셋업 위반
  2. B홀드 위반
  3. CDRC 위반
정답과 해설 보기

정답: B. 홀드 위반

홀드 위반은 데이터 경로가 너무 짧아서 클록 에지 이후 필요한 시간만큼 데이터가 유지되지 않고, 새로운 데이터가 같은 에지에서 캡처되어 버리는 위반입니다. 홀드 조건은 같은 에지끼리의 비교라 주기가 들어가지 않으므로, 클록 주파수를 낮춰도 해소되지 않고 지연용 버퍼를 삽입하여 수정합니다. 경로가 너무 길어 시간에 맞추지 못하는 것은 셋업 위반이며, DRC 위반은 레이아웃의 규칙 위반입니다.

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