LSI-Entwurfsablauf und EDA

Welche Timing-Verletzung liegt vor, wenn sich ein Signal in der statischen Timing-Analyse unmittelbar nach der Taktflanke zu schnell ändert und das Flipflop den vorherigen Wert nicht mehr korrekt halten kann?

  1. ASetup-Verletzung
  2. BHold-Verletzung
  3. CDRC-Verletzung
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Antwort: B. Hold-Verletzung

Eine Hold-Verletzung liegt vor, wenn der Datenpfad zu kurz ist, die Daten nach der Taktflanke nicht die erforderliche Zeit gehalten werden und neue Daten bereits mit derselben Flanke übernommen werden. Die Hold-Bedingung vergleicht gleiche Flanken, die Periode geht nicht ein; daher lässt sie sich auch durch Senken der Taktfrequenz nicht beheben, sondern wird durch Einfügen von Verzögerungspuffern korrigiert. Ein zu langer Pfad, der nicht rechtzeitig ankommt, ist eine Setup-Verletzung, eine DRC-Verletzung ist ein Layoutregelverstoß.

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