Bei einem Takt mit 2,0 ns Periode ist an einem Eingangspin set_input_delay 0,6 ns gesetzt. Welche maximale Verzögerung ist für den chipinternen Pfad vom Eingangspin zum Flipflop zulässig, wenn die Setup-Zeit des internen Flipflops 0,1 ns beträgt und Taktverzögerung und Skew vernachlässigt werden?

Antwort: A. 1,3 ns

set_input_delay gibt die Zeit an, die außerhalb des Chips von der Taktflanke bis zum Eintreffen der Daten am Eingangspin verbraucht wird, etwa durch die Clock-to-Q-Verzögerung des externen sendenden Bausteins und die Leiterbahnverzögerung auf der Platine. Chipintern nutzbar ist die verbleibende Zeit: 2,0 − 0,6 − 0,1 = 1,3 ns. 1,9 ns ist der Wert ohne Berücksichtigung der Eingangsverzögerung, 1,4 ns der Wert ohne Abzug der Setup-Zeit. Ohne korrekte Angabe der Eingangsverzögerung werden die Pfade von den Eingangspins nicht korrekt analysiert.