Bei einem Takt mit 2,5 ns Periode (400 MHz) ist an einem Ausgangspin set_output_delay 0,8 ns gesetzt. Welche maximale Verzögerung ist für kombinatorische Logik und Verdrahtung vom Flipflop bis zum Ausgangspin zulässig, wenn die Clock-to-Q-Verzögerung des den Ausgangspin treibenden Flipflops 0,2 ns beträgt (Taktverzögerung vernachlässigt)?

Antwort: A. 1,5 ns

Die Ausgangsverzögerung von 0,8 ns wird außerhalb des Chips verbraucht, chipintern stehen also 2,5 − 0,8 = 1,7 ns zur Verfügung. Zieht man davon die Clock-to-Q-Verzögerung des Flipflops von 0,2 ns ab, ergeben sich 1,5 ns als zulässige Verzögerung für kombinatorische Logik und Verdrahtung. 2,3 ns ist der ohne Ausgangsverzögerung berechnete Wert, 1,7 ns der Wert ohne Abzug der Clock-to-Q-Verzögerung. Setzt man direkt vor den Ausgangspin ein Flipflop und gibt den Ausgang direkt aus einem Register aus, ist die interne Verzögerung klein und stabil, und der Constraint lässt sich leichter erfüllen.