LSI-Entwurfsablauf und EDA

Wie heißt das Vorgehen, kleine Korrekturen aus der Spätphase des Entwurfs oder aus der laufenden Fertigung durch teilweise Änderung des vorhandenen Layouts zu berücksichtigen, ohne den gesamten Entwurf zu wiederholen?

  1. ATape-out
  2. BFloorplan
  3. CECO (Engineering Change Order)
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Antwort: C. ECO (Engineering Change Order)

ECO ist ein Verfahren, um die Korrektur kleiner Logikfehler oder Timing-Anpassungen durch lokale Änderungen umzusetzen, ohne Platzierung und Verdrahtung vollständig zu wiederholen. Werden vorab freie Zellen (Spare Cells) platziert, kann die Korrektur mitunter allein durch Änderung der Masken der Verdrahtungslagen bei unveränderten Transistorlagen erfolgen, was Zeit und Maskenkosten spart. Nach der Änderung wird per formaler Äquivalenzprüfung kontrolliert, ob sie wie beabsichtigt ist.

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Weitere Fragen zu LSI-Entwurfsablauf und EDA

  1. Welche Kombination funktionsloser (oder unterstützender) Zellen ist richtig, die bei der Platzierung von Standardzellen gesetzt werden, um Lücken zwischen Zellen zu füllen, Wannenpotenziale festzulegen und Versorgungsrauschen zu unterdrücken?
  2. Wie heißt die Arbeit, bei der Verzögerung und Leistungsaufnahme von Standardzellen unter verschiedenen Bedingungen von Eingangsflankenzeit, Lastkapazität, Spannung und Temperatur per Schaltungssimulation ermittelt und in Tabellen zusammengestellt werden?
  3. Wie heißt das Verfahren der statischen Timing-Analyse, bei dem Verzögerungen mit einem Faktor beaufschlagt werden, um Sicherheitsabstand für die Streuung der Verzögerung von Transistoren und Leitungen je nach Ort auf demselben Chip zu erhalten?
  4. Welches Analyseverfahren behandelt die Streuung von Verzögerungen als Wahrscheinlichkeitsverteilung statt Worst-Case-Werte der Ecken zu kombinieren und ermittelt die Wahrscheinlichkeit, dass das Timing erfüllt wird?
  5. Was legt bei Timing-Randbedingungen (SDC) den Sicherheitsabstand fest, der als Berücksichtigung von Takt-Jitter und Skew von der Taktperiode abgezogen wird?

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