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什麼是時脈不確定性

作為抖動及尚未確定之時脈偏斜的預估，從時序分析可用時間中扣除的餘裕。在 SDC 中以 set_clock_uncertainty 指定，在時脈樹建立前的階段會連同偏斜部分設定得較大。

日文名稱: クロックの不確かさ

「時脈不確定性」出現在2領域的4道練習題中（時序分析與CDC, LSI設計流程與EDA等）。

這個名詞所屬的領域: 時序分析與CDC

練習時脈不確定性的題目

在正反器之間的路徑上，時脈→輸出延遲為 0.15 ns，組合電路的最大延遲為 2.2 ns，建立時間為 0.15 ns。忽略時脈偏移與時脈不確定性時，此路徑可運作的最大時脈頻率是多少？

  1. A約 425 MHz
  2. B約 455 MHz
  3. C400 MHz
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正確答案：C. 400 MHz

最小時脈週期為時脈→輸出延遲、組合電路延遲與建立時間的總和。0.15 + 2.2 + 0.15 = 2.5 ns，因此最大頻率為 1 ÷ 2.5 ns = 400 MHz。約 425 MHz 是由忘了計入建立時間的 2.35 ns 算出的值，約 455 MHz 是只由組合電路延遲 2.2 ns 算出的值。整顆晶片的最大頻率，由這類路徑中最嚴苛的關鍵路徑決定。

在時脈週期 1.25 ns（800 MHz）的路徑上，時脈→輸出延遲與組合電路延遲的總和為 1.05 ns，建立時間為 0.05 ns，建立時間用的時脈不確定性設定為 0.05 ns。建立時間的餘裕是多少？

  1. A0.15 ns
  2. B0.20 ns
  3. C0.10 ns
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正確答案：C. 0.10 ns

時脈不確定性是作為抖動或尚未確定之時脈偏移的預估，從可用時間中扣除的裕度。要求時間為 1.25 − 0.05（不確定性）− 0.05（建立時間）= 1.15 ns，到達時間為 1.05 ns，因此餘裕為 0.10 ns。0.15 ns 是忘了減去不確定性的值，0.20 ns 是建立時間與不確定性都沒有減去的值。在佈局繞線之前還沒有時脈樹，因此一般會把時脈偏移的部分也納入不確定性，設定得大一些。

解析中的「時脈不確定性」

出現「時脈不確定性」的題目（4題）

  1. 在正反器之間的路徑上，時脈→輸出延遲為 0.15 ns，組合電路的最大延遲為 2.2 ns，建立時間為 0.15 ns。忽略時脈偏移與時脈不確定性時，此路徑可運作的最大時脈頻率是多少？
  2. 在時脈週期 1.25 ns（800 MHz）的路徑上，時脈→輸出延遲與組合電路延遲的總和為 1.05 ns，建立時間為 0.05 ns，建立時間用的時脈不確定性設定為 0.05 ns。建立時間的餘裕是多少？
  3. 在時脈不確定性的設定中，建立時間用的通常會納入週期抖動，保持時間用的則多半不納入。其理由何者正確？
  4. 在時序限制（SDC）中，用來指定作為時脈抖動（jitter）或偏斜預估值等而事先從時脈週期扣除之餘裕的設定，為下列何者？

相關名詞

抖動(Jitter) 組合電路 正反器 關鍵路徑 保持時間 SDC 深寬比 交握(Handshake) 同步器(Synchronizer) 多週期路徑

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