Verilog란?

べりろぐ

デジタル回路の設計と検証に広く使われるハードウェア記述言語。moduleを単位に回路を書き、assignやalwaysで動作を表す。

일본어 명칭: Verilog

Verilog은(는) IC 설계 흐름과 EDA 등 1개 분야의 연습 문제 1개에 나와요.

분야: HDL과 검증

도전해 보기: Verilog 관련 문제

회로의 논리 시뮬레이션 방식 중 신호 값이 변화했을 때(이벤트)에만 그 영향을 받는 부분을 계산하는 방식은 무엇인가?

  1. A전자기장 시뮬레이션
  2. B이벤트 구동형 시뮬레이션
  3. C몬테카를로 시뮬레이션
정답과 해설 보기

정답: B. 이벤트 구동형 시뮬레이션

이벤트 구동형 시뮬레이션에서는 신호 값이 바뀌었을 때만 그 신호를 입력으로 하는 게이트 등을 계산하고, 변화가 없는 부분은 계산하지 않습니다. 디지털 회로에서는 1사이클에 값이 바뀌는 신호가 극히 일부이므로 효율적이며, 지연을 포함한 동작을 조사할 수 있습니다. Verilog나 VHDL 시뮬레이터의 기본 방식입니다. 한편 클록마다 전체를 평가하는 사이클 기반 방식은 지연을 다루지 않는 대신 고속입니다.

해설 속 Verilog

Verilog이(가) 나오는 문제 (1)

  1. 회로의 논리 시뮬레이션 방식 중 신호 값이 변화했을 때(이벤트)에만 그 영향을 받는 부분을 계산하는 방식은 무엇인가?

이 용어가 포함된 비교

관련 용어

4値論理 同期リセット 非同期リセット 意図しないラッチ 制約付きランダム検証 組み合わせループ 回帰テスト 参照モデル generate文 Lint

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