주기 2.5 ns(400 MHz)인 클럭에서 출력 단자에 set_output_delay 0.8 ns가 설정되어 있습니다. 출력 단자를 구동하는 플립플롭의 클럭→출력 지연이 0.2 ns일 때, 플립플롭에서 출력 단자까지의 조합 회로와 배선에 허용되는 최대 지연은 얼마입니까(클럭의 지연은 무시합니다)?

정답: A. 1.5 ns

출력 지연 0.8 ns는 칩 외부에서 쓰이는 시간이므로 칩 내부에서 쓸 수 있는 것은 2.5 − 0.8 = 1.7 ns입니다. 여기에서 플립플롭의 클럭→출력 지연 0.2 ns를 뺀 1.5 ns가 조합 회로와 배선에 허용되는 지연이 됩니다. 2.3 ns는 출력 지연을 고려하지 않고 계산한 값, 1.7 ns는 클럭→출력 지연을 빼는 것을 잊은 값입니다. 출력 단자 바로 앞에 플립플롭을 두어 레지스터에서 직접 출력하면 내부 지연이 작고 안정되어 제약을 만족하기 쉬워집니다.