Simulatie met de netlijst na logische synthese of plaatsen en routeren, zo nodig met vertragingsinformatie. Controleert problemen die op RTL niet zichtbaar zijn.
Japanse benaming: ゲートレベルシミュレーション
“Gate-level-simulatie” komt voor in 1 oefenvragen uit 1 onderwerpen, bijv. Hardwarebeschrijvingstalen en verificatie.
Vakgebied: Hardwarebeschrijvingstalen en verificatie
Antwoord: B. Problemen controleren die in RTL-simulatie niet zichtbaar zijn: problemen met initialisatie en reset, verschillen door synthese en vertragingsgerelateerde problemen
RTL-simulatie is snel, maar merkt niets op als door X-optimisme problemen met onbepaalde waarden verborgen blijven of als door synthese een andere schakeling ontstaat dan beschreven. Bij gate-level-simulatie wordt de werking gecontroleerd met de werkelijk gemaakte poorten en flipflops, en als in SDF-formaat de vertragingen van elke poort en bedrading worden gegeven, worden ook vertragingsgerelateerde problemen zichtbaar. Ze is echter zeer traag, dus gewoonlijk wordt ze met een beperkt aantal tests uitgevoerd.
Bij gate-level-simulatie wordt de werking gecontroleerd met de werkelijk gemaakte poorten en flipflops, en als in SDF-formaat de vertragingen van elke poort en bedrading worden gegeven, worden ook vertragingsgerelateerde problemen zichtbaar.
Wat is het belangrijkste doel van het uitvoeren van simulat…Numerieke apertuur (NA) Logische synthese Netlist RTL (register transfer level) X-optimisme Asynchrone reset Blocking assignment Combinatorische lus (combinational loop) Constrained-random-verificatie Generate-statement