Nederlands
Menu

Hardwarebeschrijvingstalen en verificatie

Hoe heet de vorm uit de bovenstaande beschrijving waarin de uitgang van een combinatorische schakeling zonder flipflop naar de eigen ingang terugkeert, en waarom moet die worden vermeden?

assign a = b & c;
assign b = a | d;
  1. AEen combinatorische lus; ze kan oscilleren of een onbepaalde waarde geven en timinganalyse wordt ook onmogelijk
  2. BEen pipeline; de schakeling wordt te snel
  3. CEen schuifregister; er gaan data verloren
Antwoord en toelichting tonen

Antwoord: A. Een combinatorische lus; ze kan oscilleren of een onbepaalde waarde geven en timinganalyse wordt ook onmogelijk

Bij een vorm waarin a b bepaalt en b a bepaalt, is er geen flipflop, dus de waarde blijft bij elke poortvertraging rondgaan en oscilleert, of welke waarde uiteindelijk wordt aangenomen hangt af van het verschil in vertragingen. Ook kan onbedoeld een geheugenwerking ontstaan zoals bij een latch. Statische timinganalyse kan niet omgaan met paden die een lus vormen. Als terugkoppeling nodig is, wordt altijd een flipflop in het pad gezet en de waarde per klok bijgewerkt.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Hardwarebeschrijvingstalen en verificatie

  1. Hoe wordt de bovenstaande beschrijving in het algemeen behandeld bij logische synthese voor FPGA's?
  2. Welke uitspraak is juist bij vergelijking in een combinatorische schakeling van een lange keten if en else if met een case-beschrijving waarvan de voorwaarden elkaar niet overlappen?
  3. Welke uitspraak over het verschil tussen de gelijkheidsoperatoren '==' en '===' in Verilog is juist?
  4. Welke uitspraak over het belangrijkste verschil tussen een beschrijving in een HDL zoals Verilog en een softwareprogramma in bijvoorbeeld C is juist?
  5. Welke uitspraak over het doel van het gebruik van een module in Verilog is juist?

Vergelijkingen bij dit onderwerp