LSI-Entwurfsablauf und EDA
Welche Aussage zur statischen Timing-Analyse (STA) ist richtig?
- AEs wird ein Chip prototypisch gefertigt und die Arbeitsgeschwindigkeit gemessen
- BEs werden viele Testmuster eingegeben und der Betrieb per Simulation geprüft
- CEs werden ohne Testmuster die Laufzeiten aller Pfade der Schaltung berechnet und geprüft, ob die Timing-Randbedingungen erfüllt sind
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Antwort: C. Es werden ohne Testmuster die Laufzeiten aller Pfade der Schaltung berechnet und geprüft, ob die Timing-Randbedingungen erfüllt sind
Die STA addiert für alle Signalpfade der Schaltung die Verzögerungen von Zellen und Leitungen und prüft umfassend, ob Timing-Randbedingungen wie Setup- und Hold-Zeit eingehalten werden. Es sind keine Testmuster nötig, und auch Pfade, die mit Mustern übersehen würden, werden lückenlos erfasst; deshalb ist die STA das Kernverfahren der Timing-Verifikation großer LSIs. Die Korrektheit der Logik wird jedoch nicht geprüft, weshalb die funktionale Verifikation gesondert, z. B. per Simulation, erfolgt.