Timing-Analyse und CDC

Warum kann es problematisch sein, den Pfad, über den die Gray-codierten Zeiger eines asynchronen FIFO in die Gegendomäne übertragen werden, nur weil er asynchron ist, ohne Constraint (als False Path) zu belassen?

  1. AWeil die Flipflops des Synchronisierers bei einem False Path in der Logiksynthese entfernt werden
  2. BWeil die Annahme, dass sich pro Schritt nur 1 Bit ändert, auf der Empfangsseite nicht mehr gilt, wenn die Verzögerungsunterschiede zwischen den Bits das Aktualisierungsintervall des Zeigers überschreiten
  3. CWeil die Zeiger bei einem False Path vom Tool in Binärcode zurückgewandelt werden
Antwort und Erläuterung anzeigen

Antwort: B. Weil die Annahme, dass sich pro Schritt nur 1 Bit ändert, auf der Empfangsseite nicht mehr gilt, wenn die Verzögerungsunterschiede zwischen den Bits das Aktualisierungsintervall des Zeigers überschreiten

Gray-codierte Zeiger setzen voraus, dass sich, an welcher Flanke der Empfangsseite auch immer betrachtet, höchstens 1 Bit gerade ändert. Bleibt der Pfad ohne Constraint, können die Verzögerungen der einzelnen Bits bei Platzierung und Verdrahtung stark streuen. Beträgt beispielsweise die Periode der Sendeseite 2 ns, benötigt das beim ersten Schritt wechselnde Bit 3 ns und das beim zweiten Schritt wechselnde Bit 1 ns bis zum Ziel, kommen beide zum Zeitpunkt 3 ns an, und es sieht so aus, als hätten sich 2 Bit gleichzeitig geändert. Deshalb wird ein Constraint für die maximale Verzögerung gesetzt, um den Verzögerungsunterschied auf 1 Periode der Sendeseite zu begrenzen.

Dieses Thema üben Zur Themenseite

Weitere Fragen zu Timing-Analyse und CDC

  1. In einer synchronen Schaltung mit einer Taktperiode von 2,0 ns beträgt die Clock-to-Q-Verzögerung des sendenden Flipflops 0,2 ns, die Verzögerung der kombinatorischen Logik 1,4 ns und die Setup-Zeit des empfangenden Flipflops 0,1 ns. Wie groß ist der Setup-Slack, wenn der Taktversatz (Skew) 0 ist?
  2. Auf einem Pfad zwischen Flipflops beträgt die Clock-to-Q-Verzögerung 0,15 ns, die maximale Verzögerung der kombinatorischen Logik 2,2 ns und die Setup-Zeit 0,15 ns. Wie hoch ist die maximale Taktfrequenz, mit der dieser Pfad arbeiten kann, wenn Skew und Taktunsicherheit vernachlässigt werden?
  3. Welche Erklärung von WNS und TNS, wie sie in STA-Berichten vorkommen, ist richtig?
  4. Ein Pfad hat eine Taktperiode von 1,0 ns, eine Clock-to-Q-Verzögerung von 0,1 ns, eine Verzögerung der kombinatorischen Logik von 0,85 ns und eine Setup-Zeit von 0,08 ns. Wie groß ist der Setup-Slack, wenn der Takt am empfangenden Flipflop 0,05 ns später ankommt als am sendenden?
  5. Welche Auswirkung auf Setup und Hold hat es, wenn der Takt am empfangenden Flipflop später ankommt als am sendenden (positiver Skew)?