타이밍 분석과 CDC

비동기 FIFO의 그레이 코드 포인터를 상대 도메인으로 전달하는 경로를, 비동기라는 이유로 제약 없음(폴스 패스)으로 하면 문제가 될 수 있는 이유로 올바른 것은?

  1. A폴스 패스로 하면 동기화기의 플립플롭이 논리 합성에서 삭제되기 때문에
  2. B비트별 지연 차이가 포인터의 갱신 간격을 넘으면, 한 번에 1비트만 바뀐다는 전제가 수신 측에서 무너지기 때문에
  3. C폴스 패스로 하면 툴이 포인터를 바이너리로 되돌리기 때문에
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정답: B. 비트별 지연 차이가 포인터의 갱신 간격을 넘으면, 한 번에 1비트만 바뀐다는 전제가 수신 측에서 무너지기 때문에

그레이 코드 포인터는 수신 측의 어느 에지에서 보더라도 변화 중인 비트가 하나 이내라는 것을 전제로 합니다. 경로를 제약 없음으로 하면 배치 배선에서 비트별 지연이 크게 달라질 수 있습니다. 예를 들어 송신 측 주기가 2 ns이고, 첫 번째에 바뀌는 비트가 도착하는 데 3 ns, 두 번째에 바뀌는 비트가 1 ns 걸리면 둘 다 시각 3 ns에 도착하여 2비트가 동시에 바뀐 것처럼 보입니다. 그래서 최대 지연 제약을 걸어 지연 차이를 송신 측의 1주기 이내로 억제합니다.

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타이밍 분석과 CDC의 다른 문제

  1. 클럭 주기 2.0 ns인 동기 회로에서 송신 측 플립플롭의 클럭→출력 지연이 0.2 ns, 조합 회로의 지연이 1.4 ns, 수신 측 플립플롭의 셋업 타임이 0.1 ns입니다. 클럭 스큐를 0으로 하면 셋업 슬랙은 얼마입니까?
  2. 플립플롭 사이의 경로에서 클럭→출력 지연이 0.15 ns, 조합 회로의 최대 지연이 2.2 ns, 셋업 타임이 0.15 ns입니다. 스큐와 클럭 불확실성을 무시하면 이 경로가 동작할 수 있는 최대 클럭 주파수는 얼마입니까?
  3. STA 리포트에 나오는 WNS와 TNS에 대한 설명으로 올바른 것은?
  4. 클럭 주기 1.0 ns, 클럭→출력 지연 0.1 ns, 조합 회로의 지연 0.85 ns, 셋업 타임 0.08 ns인 경로가 있습니다. 수신 측 플립플롭의 클럭이 송신 측보다 0.05 ns 늦게 도착할 때 셋업 슬랙은 얼마입니까?
  5. 수신 측 플립플롭의 클럭이 송신 측보다 늦게 도착할 때(양의 스큐) 셋업과 홀드에 미치는 영향으로 올바른 것은?