Nederlands
Menu

Timinganalyse en CDC

Wat is de juiste reden waarom het een probleem kan zijn om het pad waarlangs de Gray-codepointer van een asynchrone FIFO naar het andere domein gaat zonder constraint te laten (false path), alleen omdat het asynchroon is?

  1. AOmdat bij een false path de flip-flops van de synchronisator door logische synthese worden verwijderd
  2. BOmdat als het verschil in vertraging tussen de bits groter wordt dan het update-interval van de pointer, de aanname dat per keer maar één bit verandert aan de ontvangende kant niet meer klopt
  3. COmdat bij een false path de pointer door de tool weer naar binair wordt omgezet
Antwoord en toelichting tonen

Antwoord: B. Omdat als het verschil in vertraging tussen de bits groter wordt dan het update-interval van de pointer, de aanname dat per keer maar één bit verandert aan de ontvangende kant niet meer klopt

Een Gray-codepointer gaat ervan uit dat, op welke flank de ontvanger ook kijkt, hooguit één bit aan het veranderen is. Zonder constraint op het pad kan de vertraging per bit na place-and-route sterk uiteenlopen. Is bijvoorbeeld de periode aan de verzendende kant 2 ns, en duurt het voor de bit die de eerste keer verandert 3 ns en voor de bit die de tweede keer verandert 1 ns om aan te komen, dan komen beide op tijdstip 3 ns aan en lijkt het alsof 2 bits tegelijk veranderen. Daarom wordt een constraint voor de maximale vertraging opgelegd om het verschil in vertraging binnen één periode van de verzendende kant te houden.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

  1. In een synchrone schakeling met een klokperiode van 2,0 ns is de clock-to-output-vertraging van de verzendende flip-flop 0,2 ns, de vertraging van de combinatorische logica 1,4 ns en de setuptijd van de ontvangende flip-flop 0,1 ns. Hoe groot is de setup-slack als de klokscheefheid (skew) 0 is?
  2. Op een pad tussen flip-flops is de clock-to-output-vertraging 0,15 ns, de maximale vertraging van de combinatorische logica 2,2 ns en de setuptijd 0,15 ns. Wat is de maximale klokfrequentie waarop dit pad kan werken als skew en klokonzekerheid worden genegeerd?
  3. Welke beschrijving van WNS en TNS, zoals die in STA-rapporten voorkomen, is juist?
  4. Een pad heeft een klokperiode van 1,0 ns, een clock-to-output-vertraging van 0,1 ns, een vertraging van de combinatorische logica van 0,85 ns en een setuptijd van 0,08 ns. Hoe groot is de setup-slack als de klok van de ontvangende flip-flop 0,05 ns later aankomt dan die van de verzendende?
  5. Wat is het juiste effect op setup en hold als de klok van de ontvangende flip-flop later aankomt dan die van de verzendende (positieve skew)?