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Timing-Analyse und CDC

Auf einem Pfad zwischen Flipflops beträgt die Clock-to-Q-Verzögerung 0,15 ns, die maximale Verzögerung der kombinatorischen Logik 2,2 ns und die Setup-Zeit 0,15 ns. Wie hoch ist die maximale Taktfrequenz, mit der dieser Pfad arbeiten kann, wenn Skew und Taktunsicherheit vernachlässigt werden?

  1. AEtwa 425 MHz
  2. BEtwa 455 MHz
  3. C400 MHz
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Antwort: C. 400 MHz

Die minimale Taktperiode ist die Summe aus Clock-to-Q-Verzögerung, Verzögerung der kombinatorischen Logik und Setup-Zeit. Mit 0,15 + 2,2 + 0,15 = 2,5 ns ergibt sich die maximale Frequenz zu 1 ÷ 2,5 ns = 400 MHz. Etwa 425 MHz wurde aus 2,35 ns ohne Setup-Zeit berechnet, etwa 455 MHz allein aus der Verzögerung der kombinatorischen Logik von 2,2 ns. Die maximale Frequenz des gesamten Chips wird durch den ungünstigsten dieser Pfade, den kritischen Pfad, bestimmt.

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