什麼是閘級模擬（Gate-level simulation）
使用邏輯合成及佈局繞線之後的網表，並視需要加入延遲資訊所進行的模擬。用於確認 RTL 看不到的問題。
日文名稱: ゲートレベルシミュレーション
「閘級模擬（Gate-level simulation）」出現在1領域的1道練習題中（硬體描述語言與驗證等）。
這個名詞所屬的領域: 硬體描述語言與驗證
練習閘級模擬（Gate-level simulation）的題目
對邏輯合成或佈局繞線之後的電路（閘級網表），加入延遲資訊進行模擬的主要目的為何？
- A比RTL模擬更快地執行大量測試
- B確認RTL模擬中看不到的初始化或重置的缺陷、合成結果的差異，以及與延遲有關的問題
- C縮小電路的面積
解析中的「閘級模擬（Gate-level simulation）」
在閘級模擬中，以實際產生的閘極與正反器確認動作，並以SDF格式給予各個閘極與佈線的延遲，就能看到與延遲有關的問題。
對邏輯合成或佈局繞線之後的電路（閘級網表），加入延遲資訊進行模擬的主要目的為何？
出現「閘級模擬（Gate-level simulation）」的題目（1題）
相關名詞
邏輯合成 網表 RTL(暫存器傳輸層級) 正反器 四值邏輯（Four-state logic） 同步重設（Synchronous reset） 回歸測試（Regression testing） 米利型（Mealy machine） 受限隨機驗證（Constrained random verification） 阻塞賦值（Blocking assignment）