在邏輯合成或靜態時序分析中，描述時脈週期與輸入輸出延遲等時序條件的東西，稱為什麼？

正確答案：B. 時序限制（SDC等）

時序限制中描述了時脈的週期與波形、輸入輸出埠的延遲、不驗證時序的路徑（false path）及允許花費多個週期的路徑之指定等，以SDC格式等撰寫。工具會以滿足此限制的方式對電路進行最佳化與驗證。若限制有誤，即使在工具上全部通過，也會做出無法正確運作的晶片。PDK是整套設計資料，GDSII則是佈局的格式。