Wat is X-optimisme?

Eigenschap van HDL-simulatie waarbij een voorwaarde met de onbepaalde waarde X niet als X wordt doorgegeven maar als bepaalde waarde wordt behandeld, zodat fouten worden verborgen. X-optimism.

Japanse benaming: X楽観主義

“X-optimisme” komt voor in 2 oefenvragen uit 1 onderwerpen, bijv. Hardwarebeschrijvingstalen en verificatie.

Vakgebied: Hardwarebeschrijvingstalen en verificatie

Nu oefenen: vragen over X-optimisme

Wat is het belangrijkste doel van het uitvoeren van simulatie met vertragingsinformatie op de schakeling na logische synthese en plaatsen en routeren (gate-level netlist)?

  1. ASneller een groot aantal tests uitvoeren dan met RTL-simulatie
  2. BProblemen controleren die in RTL-simulatie niet zichtbaar zijn: problemen met initialisatie en reset, verschillen door synthese en vertragingsgerelateerde problemen
  3. CDe oppervlakte van de schakeling verkleinen
Antwoord en toelichting tonen

Antwoord: B. Problemen controleren die in RTL-simulatie niet zichtbaar zijn: problemen met initialisatie en reset, verschillen door synthese en vertragingsgerelateerde problemen

RTL-simulatie is snel, maar merkt niets op als door X-optimisme problemen met onbepaalde waarden verborgen blijven of als door synthese een andere schakeling ontstaat dan beschreven. Bij gate-level-simulatie wordt de werking gecontroleerd met de werkelijk gemaakte poorten en flipflops, en als in SDF-formaat de vertragingen van elke poort en bedrading worden gegeven, worden ook vertragingsgerelateerde problemen zichtbaar. Ze is echter zeer traag, dus gewoonlijk wordt ze met een beperkt aantal tests uitgevoerd.

“X-optimisme” in de toelichting

Vragen met “X-optimisme” (2)

  1. Als sel in de bovenstaande beschrijving X (onbepaald) is, wordt in Verilog-simulatie b voor y gekozen. Welke reden waarom deze eigenschap bij verificatie een probleem is, is juist?
  2. Wat is het belangrijkste doel van het uitvoeren van simulatie met vertragingsinformatie op de schakeling na logische synthese en plaatsen en routeren (gate-level netlist)?

Verwante termen

Verilog Numerieke apertuur (NA) Logische synthese Netlist RTL (register transfer level) Gate-level-simulatie Asynchrone reset Blocking assignment Combinatorische lus (combinational loop) Constrained-random-verificatie

Naar de woordenlijst