Timinganalyse en CDC

Op een pad tussen flip-flops is de clock-to-output-vertraging 0,15 ns, de maximale vertraging van de combinatorische logica 2,2 ns en de setuptijd 0,15 ns. Wat is de maximale klokfrequentie waarop dit pad kan werken als skew en klokonzekerheid worden genegeerd?

Aca. 425 MHz
Bca. 455 MHz
C400 MHz

Antwoord en toelichting tonen

Antwoord: C. 400 MHz

De minimale klokperiode is de som van de clock-to-output-vertraging, de vertraging van de combinatorische logica en de setuptijd. 0,15 + 2,2 + 0,15 = 2,5 ns, dus de maximale frequentie is 1 ÷ 2,5 ns = 400 MHz. Ca. 425 MHz is berekend uit 2,35 ns, waarbij de setuptijd is vergeten, en ca. 455 MHz alleen uit de vertraging van de combinatorische logica van 2,2 ns. De maximale frequentie van de hele chip wordt bepaald door het strengste van zulke paden, het kritieke pad.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

Welke beschrijving van WNS en TNS, zoals die in STA-rapporten voorkomen, is juist?
Een pad heeft een klokperiode van 1,0 ns, een clock-to-output-vertraging van 0,1 ns, een vertraging van de combinatorische logica van 0,85 ns en een setuptijd van 0,08 ns. Hoe groot is de setup-slack als de klok van de ontvangende flip-flop 0,05 ns later aankomt dan die van de verzendende?
Wat is het juiste effect op setup en hold als de klok van de ontvangende flip-flop later aankomt dan die van de verzendende (positieve skew)?
De clock-to-output-vertraging van de verzendende flip-flop is minimaal 0,08 ns, de minimale vertraging van de combinatorische logica 0,02 ns en de holdtijd van de ontvangende flip-flop 0,05 ns. Hoe groot is de hold-slack als de ontvangende klok 0,1 ns later aankomt dan de verzendende?
Op een gewoon pad dat op de stijgende flank van dezelfde klok verzendt en overneemt, is een holdovertreding (slack −0,03 ns) gevonden. Wat gebeurt er juist met deze overtreding als de klokfrequentie wordt gehalveerd?